MODELE D'ARCHITECTURE MULTICOMPOSANT

DÉCOMPOSITION HIÉRARCHIQUE
(baies, cartes, processeurs, automates)

RÉSEAU DE COMPOSANTS
inter-connectés par des média de communication
(liens, bus, mémoires partagées ...)

Hypergraphe non orienté

• sommet = automate (atomique)
  • opérateur séquence des opérations (ALU, FPU ...)
  • trans-format-eurs séquence des tranferts de données (série/parallèle, DMA ...)
• arcs = média de communication
  conducteurs électriques, mémoire, automate arbitre (atomique)
  • ordonnancement des accès aux média de communication
    (contrôle des ressources partagées)
  • synchronisation des opérateurs et des transformateurs
    (mises en attente)
  Mémoire à accès aléatoire : communications asynchrones
  Mémoire à accès séquentiel (FIFO) : communications synchrones

Spécification au niveau Macro-RTL (Register Transfert Level)

Macro-instruction : opération du graphe algorithme (séq. d'instructions)
Macro-registre : $ (retard)

• encapsule les détails (dûs au jeu d'instruction, au micro-programme, au pipe-line, au cache)
• réduit la complexité
• lisse les caractéristiques