EXEMPLE D'ARCHITECTURE INTERNE DE DSP

Structure de type Harvard (données programmes séparés)
Technologie CMOS 0.5 micron ou moins
Temps de cycle réduit 50 ns, une instruction par cycle

• Arithmétique 16 ou 32 bits, multiplieur rapide câblé, calculs flottants, implantation d'une multiplication-accumulation en une instruction pour la convolution.
• Parallélisme vertical faisant intervenir plusieurs instructions (pipe-line), au moins à deux niveaux (fetch, exec).
• Parallélisme horizongal faisant intervenir une instruction, appel simultané à plusieurs ressources. Par exemple :
  • unité arithmétique et logique
  • unité de calcul d'adresses.
• Mémoire de données interne à plusieurs accès, avec adressage adapté.
• Plusieurs bus internes et externes pour exploiter le parallélisme.
• Entrées sorties parallèles et séries à haut débit.

• Processeurs de traitement du signal commercialisés